作者	巴斯克尔
出版社
出版时间	2004-01-01

特色：
通过本书，您可以： · 迅速开始编写可综合的Verilog模型。 · 获悉哪些语言结构可用于综合，这些结构如何映射成硬件，以得到所期望的逻辑电路。 · 学习如何避免功能的不匹配。 · 立即开始使用许多常用的硬件元件模型，或针对应用稍作修改后为己所用。关于本书的评价：　　“该书易于阅读，并提供了大量可综合的Verilog模型范例，为学生和从事逻辑设计的工程师快速掌握Verilog HDL综合方面的知识提供了捷径。”　　　　　　　　　　——Vassilios Gerousis，摩托罗拉公司高级工程师　　“该书是讲授基于Verilog的综合技术的理想教材，它不仅向读者演示了各种Verilog结构所得出的硬件，还展示了如何剪裁Verilog程序以获得所期望的硬件。”　　　　　　　　　　——Jim Vellenga，Viewlogic Systems公司　　“该书揭示了仿真和综合时必然会出现差别的各种情形，精心挑选的案例使得初学者和有经验的设计者都能意识到这些在调试时难以发现但却极为普遍的陷阱。” 　　　　　　　　　　——Carlos Roman，贝尔实验室　　“这是一本极好的指南书，清晰。简洁地阐明了如何设计可综合的RTL模型。”　　　　　　　　　　——Douglas J．Smith，"HDL Chip Design"的作者　　“该书采用示例引导的方式来组织，对Verilog初学者颇有价值。”　　　　　　　　　　——Egbert Molenkamp，University of Twente(荷兰)

本书的鲜明特色在于帮助读者全面、正确地理解Verilog硬件描述语言的综合。本书以电路综合为目标，针对各种语言结构逐一讨论了其可综合性、仿真与综合时的语义差别以及相关的各种相关的各种用法，给出了大量示例，对各种似是而非的用法作了对比，指出了其语义差别和所综合出的电路在功能上的差异。本书的另一特色在于详细介绍了设计模型的优化技术和验证技术。本书内容全面、深入浅出、适用面广，对于已经采用或打算采用Verilog语言作为电路设计手段的学生和工程人员而言是一本不可多得的好书。