作者	杨之廉/等主编：王仁康
出版社
出版时间	1999-03-01

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内容简介本书在概述集成电路设计过程和步骤的基础上，系统地论述了各种设计集成电路的方法，讨论了全定制法、定制法、半定制法以及可编程逻辑器件和逻辑单元阵列设计方法的特点和适用范围。还讨论了高层次设计中的VHDL硬件描述语言和逻辑综合。对各种计算机模拟工具及其算法做了细致分析，其中包括逻辑模拟、电路模拟、器件模拟和工艺模拟。此外，对SPICE电路模拟程序中的半导体器件模型做了详细介绍。*后讨论了集成电路的版图编辑与版图验证。本书可作为大专院校微电子学和半导体专业、电子类专业本科生和研究生的教材，也可作为集成电路芯片设计人员、微电子工程技术人员的参考书。片断：由于实现设计的功能可能有多种硬件结构，因而高层次综合的目的是要在满足目标和约束条件下，找到一个代价*小的硬件结构，并使设计的功能*佳。逻辑综合是将逻辑级的行为描述转换成逻辑级的结构描述，即逻辑门的网表。逻辑级的行为描述可以是状态转移图、有限状态机，也可以是布尔方程、真值表或硬件描述语言。逻辑综合过程还包括一系列优化步骤，如资源共享、连接优化和时钟分配等。优化目标是面积*小，速度*快，功耗*低或它们之间的某种折衷。一般讲，逻辑综合分成两个阶段：①与工艺无关的阶段，这时采用布尔操作或代数操作技术来优化逻辑；②工艺映象阶段，这时根据电路的性质（如组合型或时序型）及采用的结构（多层逻辑、PLD或FPGA）做出具体的映象，将与工艺无关的描述转换成门级网表或PLD或FPGA的执行文件。逻辑综合优化完成后，还需要进行细致的时延分析和时延优化。此外，还要进行逻辑仿真。逻辑仿真是保证设计正确的关键步骤。过去通常采用软件模拟的方法，近年来则强调硬件仿真手段，如通过PLD或FPGA进行仿真。测试综合是提供自动测试图形生成ATPG（aut0matictestpatterngeneration），为可测性设计提供高故障覆盖率的测试图形。测试综合还可消除设计中的冗余逻辑，诊断不可测的逻辑结构，还能自动插入可测性结构。物理综合也称版图综合（layoutsynthesis）。它的任务是将门级网表自动转换成版图，即完成布图，布图的详细步骤见图1－5。布图规划（floorplan）是对设计进行物理划分，同时对设计的布局进行规划和分析。在这一步骤中，面向物理的划分，其层次结构可以与逻辑设计时的划分有所不同。布图规划可以估算出较为精确的互连延迟信息，预算芯片的面积以及分析得到何处为拥挤的布线区域。布局是指将模块安置在芯片上的适当位置，并能满足一定的目标函数。一般布局时总是要求芯片面积*小，连线总长*短和电性能*优且容易布线。布局又分为初始布局和迭代改善两个子步骤。进行初始布局的目的是提高布局质量及减少下一步迭代改善时的迭代次数，而迭代改善是设法加以优化的过程，它是决定布局质量的关键。布线是根据电路的连接关系描述（即连接表），在满足工艺规则的条件和电学性能的要求下，在指定的区域（面积、形状、层次等）内百分之百地完成所需的互连，同时要求尽可能优化连线长度和通孔数目。一般有两种布线方法；一种是面向线网的布线方法，它是直接对整个电路进行布线，布线时通常采取顺序方式；另一种称为分级布线，它将布线问题分为全局布线（g10balrouting）和详细布线（detailedrouting）。这是一种面向布线区域的布线方法，这种方法通过适当的划分，将整个布线区域分为若干个布线通道区（channel），然后进行适当的布线分配，即将一个线网的所有端点的走线路径分配到相应的通道区中；接着是进行详细布线，对分配到当前通道区中的所有线网段的集合，按照一定的规则，确定它们在通道中的具体位置。在完成布局、布线后，要对版图进行设计规则检查，电学规则检查以及版图与电路图的一致性检查，在版图寄生参数提取的基础再次进行电路分析（即后模拟）。只有在所有的检查都通过并被证明正确无误后，将布图结果转换为掩膜文件。然后由掩膜文件设法生成掩膜版，通常这是通过掩膜版发生器或电子束制版系统得到的。1.5深亚微米电路设计对设计流程的影响当前硅集成电路工业已进入0.5μm特征尺寸产品的大生产阶段，0.35μm工艺也已投入试生产。1994年半导体工业协会公布了1995—2010年15年间集成电路技术发展的预测，见表1－2。21世纪头10年将面临如何进行0.1μm级电路的设计和制造问题。生产工艺从微米、亚微米发展到深亚微米，这一变化对集成电路设计及其设计方法学提出了新的问题和挑战。首先要解决的是建立起精确的深亚微米器件模型、时序模型和互连模型。在深亚微米级电路设计中的一个突出矛盾是时序问题。到了深亚微米水平，互连线的延迟将超过门延迟；而且由于集成电路工作频率的提高，允许的时序容差变小，传输延迟的影响加大，这对电路设计带来了难度。在微米级电路设计时，习惯上把设计分成前后两个阶段。前一阶段统称逻辑设计，这时进行系统和功能设计以及结构和电路设计；后一阶段称为版图设计，主要进行布局、布线以及物理验证和掩膜生成。两者之间的沟通主要通过网表和单元库。前端设计完成后将网表传递给版图设计人员，一般讲只要布线能够布通，时序要求就能够满足。到了深亚微米阶段，情况就不同了，如果前端设计中不能充分考虑后端设计即物理实现时的各种问题，特别是物理实现后引起的时序问题，那就会造成逻辑设计与物理设计的结果不一致。在逻辑设计中经过仿真分析在功能和时序上都正确的网表，经过实际的布局布线后，由于互连延迟取决于具体的布线且在整个芯片延迟中起主要作用，更由于逻辑设计时所用的互连延迟模型与实际的互连延迟特性不一致，因而*终的时序会变得不再满足设计要求。这就需要反过来修改逻辑设计，重新进行仿真分析。如果逻辑设计仍不能取得精确的、实际的互连延迟数据，那么即使经过修改仍不能得到合乎要求的物理设计。如此下去，就会导致逻辑设计与物理设计的设计循环“不收敛”，使设计周期大大加长。